본 발명은 출력 버퍼, 입력 버퍼, 및 이를 포함하는 반도체 메모리 장치, 고대역폭 메모리 장치 및 시스템 장치를 개시한다. 출력 버퍼는 노드와 접지전압 사이에 연결되고, 제1 출력신호에 응답하여 제2 출력신호를 출력하는 노드를 풀다운하는 풀다운 트랜지스터, 제1 전원전압과 노드 사이에 연결되고, 제1 출력신호에 응답하여 노드를 풀업하는 제1 풀업 트랜지스터, 제1 출력신호의 하강 천이를 검출하여 소정 기간 동안 제어신호를 발생하는 펄스 발생기, 및 제1 전원전압 보다 높은 제2 전원전압과 노드 사이에 연결되고, 제어신호에 응답하여 제2 전원전압을 이용하여 노드를 풀업하는 제2 풀업 트랜지스터를 포함할 수 있다.