본 발명에서의 송신기는 제1 TSV(Through Silicon Via)를 통해 전송될 제1 데이터를 포함하는 제1 입력 신호 및 제1 TSV와 인접한 적어도 하나의 제2 TSV를 통해 전송될 적어도 하나의 제2 데이터를 각각 포함하는 적어도 하나의 제2 입력 신호를 기반으로, 제1 제어 신호 및 제2 제어 신호 중 적어도 하나를 생성하도록 구성된 제어 회로, 제1 입력 신호 및 제1 제어 신호를 기반으로 풀업 신호를 생성하도록 구성된 프리 드라이버, 및 제1 입력 신호, 풀업 신호, 및 제2 제어 신호를 기반으로 제1 데이터를 포함하는 데이터 신호를 생성하고, 제1 TSV를 통해 데이터 신호를 출력하도록 구성된 메인 드라이버를 포함한다.
