본 실시예들은 SoC(System on Chip) 회로를 대상으로 여러 IP(intellectual property)의 전력 소모와 TAM 밴드폭에 따른 테스트 순서를 정하여 테스트 시간을 최소화하며, 전력 소모와 TAM 밴드폭의 한계치 내에서 두 요소를 최대로 활용하고, 1차적으로 스케줄링을 진행한 후 2차로 분할 스케줄링을 수행하여 한계치 내의 남은 전력 소모 및 TAM의 밴드폭을 충분히 활용하여 테스트 시간을 줄일 수 있는 테스트 시간 감소 방법 및 장치를 제공한다.
